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Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10893/14677

Título : Implementación en hardware de la transformada DCT-2D para el estándar de comprensión de video H.265/HEVC [recurso electrónico]
Autores: Bolaños Jojoa, José Daniel
Velasco Medina, Jaime (Director de Tesis o Trabajo de Grado)
Espinosa Durán, John Michael (Director de Tesis o Trabajo de Grado)
Palabras clave : Codificación de video
Transformada discreta del coseno (DCT)
HEVC (Video estándar de codificación)
Arquitectura de hardware
Fecha de publicación: 29-nov-2019
Resumen: El procesamiento digital de video es actualmente un tema de investigación y desarrollo tecnológico muy relevante y de gran interés para la comunidad científica, académica e industrial, debido a la gran variedad de aplicaciones que utilizan los desarrollos sobre procesamiento digital de video; incluyendo vigilancia y seguridad, control de tráfico, multimedia y telecomunicaciones, automatización industrial, control y detección, etc. Una de las aplicaciones del procesamiento de video que ha sido ampliamente comercializada es la codificación y decodificación de videos digitales. Esta aplicación ha generado un gran impacto a nivel tecnológico convirtiendo a los codificadores y decodificadores de video digital en una parte fundamental de los dispositivos electrónicos actuales tales como: televisores, reproductores de video DVD y Blu-ray, Smart-phones, computadores, tablets, cámaras digitales y cualquier dispositivo que sea capaz de reproducir videos transmitidos por medio de internet. El objetivo principal de los codificadores de video es comprimir la cantidad de datos que representan un video digital con el propósito de disminuir el tiempo de transmisión a través de la red. Sin embargo, debido al rápido avance de la tecnología, impulsada por las grandes exigencias de los usuarios, los cuales cada vez desean visualizar vídeos de mayor calidad y resolución, hace que la compresión y transmisión de videos de alta resolución sea un gran reto. El principal objetivo de este trabajo es diseñar una arquitectura hardware de alto desempeño y bajo consumo de potencia para la transformada DCT-2D que cumpla con los requerimientos del estándar H.265/HEVC. En este trabajo se presentan las implementaciones eficientes en hardware de la transformada DCT-2D e IDCT-2D de tamaño 4, 8, 16 y 32. Además se presenta una nueva arquitectura hardware de la transformada DCT-2D directa e inversa que incluye a todos los tamaños, es decir, una arquitectura altamente parametrizable. Para la implementación en hardware de las transformadas DCT-2D e IDCT-2D se utilizan arquitecturas paralelas basadas en técnicas pipeline, diagramas mariposa y optimizaciones hardware para la reducción de la complejidad, con el fin de obtener diseños con una alta frecuencia de operación y un consumo de área y potencia moderado
URI: http://hdl.handle.net/10893/14677
Aparece en las colecciones: Maestría en Ingeniería - Énfasis en Ingeniería Eléctrónica

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