Examinando por Materia "Arquitectura de hardware"

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    PublicaciónAcceso abierto
    Arquitectura hardware para la implementación de la transformada discreta Wavelet 2D.
    (2015-05-06) Ríos-Cotazo, Norma X.; Bernal Noreña, Álvaro
    El artículo presenta una arquitectura hardware que desarrolla la transformada Wavelet en dos dimensiones sobre una FPGA, en el diseño se buscó un balance entre número de celdas lógicas requeridas y la velocidad de procesamiento. El artículo inicia con una revisión de trabajos previos, después se presentan los fundamentos teóricos de la transformación, posteriormente se presenta la arquitectura propuesta seguida por un análisis comparativo. El sistema se implementó en la FPGA Ciclone II EP2C35F672C6 de Altera utilizando un diseño soportado en el sistema Nios II. Abstract This paper presents a hardware architecture developed by the two-dimensional wavelet transform on an FPGA, in the design it was searched a balance between the number of required logic cells and the processing speed. The design is based on a methodology to reuse the input data with a parallel-pipelined structure and a calculation of the coefficients is performed using a method of odd and even numbers, which is achieved by calculating a cycle ratio after 2 cycles latency, to store the data processing result of the SDRAM memory is used IS42S16400, the control unit uses a design architecture supported by Nios II processor. The system was implemented in the FPGA Altera Cyclone II EP2C35F672C6 using a design that combines descriptions in VHDL, schematics and control connection via a general purpose processor.
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    PublicaciónAcceso abierto
    Diseño de una arquitectura hardware para emular la glucólisis usando FPGAs.
    (2018-04-25) Moreno Tovar, Pedro Antonio; Duarte, Jorge E.; Mejía, Lorena; Velasco M., Jaime
    En este proyecto se llevo a cabo el diseño de una arquitectura hardware programable basada en un arreglo de elementos de procesamiento para simular procesos biológicos modelados de acuerdo a la cinética química. Durante el proceso de investigación se realizó el estudio del modelo matemático de las oscilaciones glucolíticas en células de levadura y del modelo de señalización del receptor del factor de crecimiento epidémico (EGFR). Los modelos fueron simulados en software especializado para comparar y verificar los resultados obtenidos con la arquitectura diseñada.
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    PublicaciónAcceso abierto
    Diseño e implementación en un acelerador de hardware, de la transformada teórico numérica (NTT) del mecanismo de encapsulación de clave Crystals-Kyber
    (Universidad del Valle, 2025) Rojas Diaz, José Alejandro; Velasco-Medina, Jaime; GRUPO DE BIONANOELECTRÓNICA
    La computación cuántica promete resolver problemas complejos con gran eficiencia, pero también representa una amenaza para los sistemas criptográficos actuales. Algoritmos como el de Shor permiten factorizar números grandes, comprometiendo la seguridad de esquemas clásicos como RSA y ECC, ampliamente usados en la protección de datos. Esta situación ha impulsado el desarrollo de la criptografía poscuántica, orientada a resistir ataques incluso con computadoras cuánticas. Entre sus propuestas destaca CRYSTALS-Kyber, un mecanismo de encapsulación de claves seleccionado por el NIST como estándar futuro. En este contexto, la presente tesis aborda el diseño e implementación en hardware de la Transformada Teórico-Numérica (NTT), pieza esencial en el rendimiento de Kyber. El trabajo incluye una etapa de desarrollo en lenguaje C y su posterior implementación en VHDL para el FPGA EP4CE115F29C7N, con el objetivo de evaluar su eficiencia y viabilidad en sistemas embebidos. Los resultados muestran que la arquitectura paralela total ofrece la menor latencia, aunque con alto consumo de recursos. Por su parte, las arquitecturas pipeline con reducción de Barrett logran un equilibrio entre área y tiempo, alcanzando mejoras de hasta un 60,5% en ejecución y destacando en eficiencia área-tiempo frente a la función mod. En contraste, las arquitecturas con reutilización de componentes resultan inviables para aplicaciones criptográficas exigentes. Finalmente, la elección de la arquitectura dependerá de las prioridades del sistema: mínima latencia, optimización de área o balance energético.