Resumen

Los avances en el desarrollo de herramientas de síntesis automática de circuitos asíncronos han hecho posible el diseño de sistemas con alta escala de integración. Sin embargo, la mayoría de herramientas presentan limitaciones a nivel de simulación y también a nivel de capacidades de depuración, lo cual plantea distintos desafíos y oportunidades para incursionar en la línea de investigación de circuitos asíncronos. De otro lado, diversas investigaciones han demostrado que los circuitos criptogróricos CMOS implementados con el estilo de diseño síncrono son vulnerables ante los llamados ataques de Análisis de Potencia Diferencial (DPA: Differential Power Analysis), los cuales se basan en debilidades en la implementación hardware que dan la posibilidad de realizar mediciones para filtrar ruido y explotar la relación entre el dato procesado y las corrientes de fuga asociadas. El diseño asíncrono es una línea de investigación que está siendo utilizada en la implementación de circuitos digitales de alta seguridad; una de sus cualidades es que permite mejorar la resistencia a los ataques DPA mediante la implementación de circuitos balanceados que minimizan la fuga de corriente. Son pocos los reportes de resultados de implementaciones asíncronas del Estándar de Encriptación Avanzada (AES: Advanced Encryption Standard), también conocido algoritmo de Rijndael. Estos reportes solo mencionan resultados de desempeño de implementaciones sobre ASICs (Application Specific Integrated Circuits). Hasta el momento no se han encontrado reportes de implementaciones asíncronas sobre FPGAs (Field Programmable Gate Arrays) del algoritmo AES completo, ni de bloques individuales del mismo. Esta tesis está dirigida a lograr la síntesis e implementación asíncrona del algoritmo de Rijndael, usando para ello la integración entre la herramienta de especificación y síntesis asíncrona llamada Balsa y la plataforma de desarrollo para FPGAs Xilinx ISE 9.2i. El algoritmo está implementado con base en bloques funcionales que han utilizado arquitecturas optimizadas a nivel de circuito lógico. Este trabajo también hace una evaluación de la integración entre las herramientas de diseño con base en el análisis de los resultados de síntesis de especificaciones asíncronas sobre FPGAs.